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万能试验机CPLD设计操作问题

新闻资讯发布时间:2021-07-20

  万能试验机CPLD设计操作问题

  在伺服控制卡卡法的进程中,CPLD的使用时1大特点,也是1大难点。CPLD(Complex Programmable Logic Device)复杂可编程逻辑器件,是从PAL和GAL器件发展出来的器件,相对而言范围大,结构复杂,属于大范围集成电路范围。是1种用户根据各自需要而自行构造逻辑功能的数字集成电路。其基本设计方法是借助集成开发软件平台,用原理图、硬件描写语言等方法,生成相应的目标文件,通过下载电缆(“在系统”编程)将代码传送到目标芯片中,实现设计的数字系统。

  CPLD是可以根据需要组合成各种电路,但是它其实不是随便组合的,由于CPLD的内部资源也是有限的,组成的电途经多,就会造成内部逻辑单元的耗尽,不能编译成功。有时,1个从传统上认为正确的电路,写入CPLD后,却不能得到正确的结果,举个例子,设计1个传统的计数器74ls193,如果用级连方式可以正常使用,但是在CPLD中,却发现记数不稳定有很多毛刺,读数会产生毛病。其实,传统的分立元件74ls193也有毛刺,但是由于传统74ls193引脚和PCB板间有10pf左右的电容,很多毛刺就被滤掉了,而CPLD的速度非常快,内部没有这类电容,则真是的反应了这类情况,在开发中尝尝会遇到这类情况,计数器工作不稳定,有时数字会有突变,这时候,应当采取同步计数器电路来消除毛刺,并增加了读数时的锁存,终究有效的消除毛刺,经过大量的实验,计数电路非常稳定可靠。

  总之,以VHDL语言作表达设计意图、CPLD作为硬件载体、计算机作为开发工具、EDA软件为开发环境的现代电子设计方法日益成熟。我相信,VHDL语言在EDA领域势必占有更加重要的地位。